5.3位线性反馈移位寄存器（LFSR）
根据2015年期中考试第5题改编。请参考此题的第一部分：2.2.1第11小结mt2015_muxdff
编写这个顺序电路的Verilog代码（可以使用子模块，但顶层模块必须命名为top_module）。假设你将在这个电路在DE1-SoC开发板上实现。将R输入连接到SW开关，将Clock连接到KEY[0]，L连接到KEY[1]。将Q输出连接到红色LED灯LEDR。
模块声明
module top_module (
input [2:0] SW, // R
input [1:0] KEY, // L and clk
output [2:0] LEDR); // Q